最新一代的图形芯片有30亿个晶体管，能耗约200瓦。这些数字令人印象深刻——直到你考虑到人类大脑拥有相当于一万亿个晶体管的能量，而消耗的能量仅为20瓦，远低于运行一个灯泡的能量。
如今，半导体制造商正以羡慕的目光关注着大脑，因为它们正应对行业面临的最新挑战——电力效率增幅不断下降。长期以来，这一直是芯片设计人员所关注的问题，但随着降低功耗的常用技术逐渐失去其有效性，这一问题又出现了新的紧迫性。
“这组已经工作了我们关于过去十年似乎散射周围的边缘因素，”一月Rabaey，在加州，工程伯克利学院的大学教授，谁在该议题主持的小组说，固态电路本周会议在旧金山。
这不是一个抽象的关注，无论是。在功率效率稳步提高一直是当今功能强大的计算机的关键因素，尤其是像iPhone，其中电池寿命是至关重要的移动设备。
最大的收获都来自“工艺的缩小”，或迁移到新的制造技术，允许更小和更小的晶体管。这是正规的前进这对实现摩尔定律最有名的，但它也让每半导体瓦性能与每个进程一代提高。
曾在Digital Equipment Corp.、Broadcom和苹果公司(Apple)担任芯片工程师的丹•多伯普尔(Dan Dobberpuhl)说，从历史上看，工艺收缩会使能源效率提高3倍，但如今的技术进步只能提高1.4倍。
“低于30个纳米，我们必须引进新的材料和新结构”，以保持缩放晶体管的电压降，呵呵铉权，总裁三星电子，当天早些时候说。
工程师们一直在使用其他技巧来降低功耗，如控制泄漏，但回报也越来越小了。小组成员被要求对建议，实现在电源使用“未来降低10倍”。
新的晶体管设计是答案的一部分，杰克孙，CTO在合同制造巨头台积电表示。选项包括一个称为鳍式场效应晶体管的设计，这在每个晶体管使用多个栅极，并称为结晶体管另一种设计。
孙表示，研究人员在FinFET方面取得了“巨大进展”，台积电希望该技术能用于下一代CMOS(行业标准硅制造工艺)。
他和其他小组成员也有被称为3D堆叠封装技术，在芯片上彼此的顶部，而不是并排分层信心。它可以缩短互连将它们结合在一起，减少电源损耗。
许多这些技术仍处于研究阶段，但是。如果他们不能与当前的CMOS制造设备兼容，他们将实施昂贵。
还有另外一种方式来这个问题。今天的芯片是相当不灵活，在某种意义上说，他们并没有太多的适应环境，菲利普Magarshack，为意法半导体公司的研发副总裁。他提出了一种方法，他称之为“感觉和反应。”
对智能手机芯片的要求差别很大。他说，芯片应该能够根据手机是在打电话还是在播放视频，是在基站附近还是很远的地方，上下调整电压、时钟速度和其他性能。
它做的程度与今天的时钟门控和电压调节，但它可以更做，如果每个组件 - 天线，接收器等 - 被设计了演唱会，Magarshack说。
“圣杯是在需要时，系统只消费动力和能量。这绝对是不可能的，我们今天所拥有的工具。我们需要新一代的工具和方法，”他说。
他和Sun还提出了所谓的宽I / O架构，这将允许多个组件共享输入/输出设备。DRAM芯片可以被堆叠在一个基带处理器，例如，也平行，而不是串行I / O操作，Magarshack说。
Dobberpuhl，前DEC工程师说最大的收获可以从改进算法和架构，包括更加高效的并行设计制造。
赫尔曼EUL，英特尔移动通信的总裁表示，该键移动通过模拟处理器处理成数字功能。数字电路更容易收缩，他说，他们可以被重新编程 - 因此单个收发器可用于在3G手机全部五个频段，例如，代替目前使用的五个单独的芯片。
“最有效的功率晶体管是不存在的晶体管，” EUL说。
一般来说，小组成员似乎乐观，如果仅仅是因为工程的持久性已通过在过去的许多壁垒打破。
“一般情况下，工程师们从未放弃，” EUL说。